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DSP in FPGA:FIR滤波器(二)

发布时间:2019-05-26 15:33 来源:未知 编辑:admin

  对应转置型结构的FIR滤波器,如图1所示,抽头系数与上一节中讲解直接型FIR滤波器的实例相同,滤波器阶数为10。

  可以发现转置型结构不对输入数据寄存,而是对乘累加后的结果寄存,这样关键路径上只有1个乘法和1个加法操作,相比于直接型结构,延时缩短了不少。

  关键路径延时报告如图2所示,其中乘累加操作延时Tdspdck_A_PREG_MULT 2.655ns;另外还有一项net delay居然有1.231ns,如此大是因为fanout=11,仔细研究可以发现在h(n)表达式中x(n)与所有11个抽头系数进行了乘法操作,因此fanout达到了11,这也是转置型FIR滤波器的缺点:输入数据的fanout过大。

  与直接型结构相同,由FIR滤波器的线性相位特征,转置型结构的FIR滤波器也可优化,如图3所示为线性相位FIR滤波器转置型结构,总共11个抽头系数,其中5对系数两两相同,因此可以省去5个乘法器,采用6个DSP资源实现转置型FIR滤波器。

  为了进一步缩短关键路径的延时,将乘法器和加法器逻辑分割开,中间加入流水线所示,在线性相位结构的基础上,加入一级寄存器,这样最大限度上优化时序。

  如图5所示为与图2中相对应路径的延时报告(图2由ISE的Timing Analysis工具产生,图5是由PlanAhead的Timing Analysis工具产生),其中由于采用线性相位结构,输入信号的fanout只有6,延时从原先的1.231ns减小到1.01ns;并且分隔乘法器和加法器逻辑之后,关键路径上只有乘法器的延时:1.42ns。

  脉动型FIR滤波器是对直接型的升级,在每个操作后都加入流水线级,每个动作都打一拍,就跟心脏跳动一样,因此称为脉动型,这种结构非常适用于高速数据流的处理。如图1所示为脉动型FIR滤波器结构。

  与直接型结构不同的是,输入数据到下一个处理单元都需要打2拍,这是为了使乘法后的累加数据同步,下面推导验证:

  由ys(n)和yt(n)的表达式,可以推导出ys(n)=yt(n-14)

  如图2所示为11抽头系数脉动型FIR滤波器FPGA实现结构(实例与前几节相同),穿了一层“衣服”,采用Xilinx FPGA中的DSP48E1 实现,基本处理单元中的操作都可在一个DSP48E1中完成,输入数据经过DSP48E1中寄存2拍后通过ACOUT输出,直接连接到下一个 DSP48E1中的ACIN端口,累加输出PCOUT直接连接到下一个DSP48E1中的PCIN端口,这些连接都没有经过FPGA的Fabric连线逻辑,而是通过DSP Block的内部走线连接,这样实现能够缩短路径的延时。

  与前几节相同,由于FIR滤波器的线性相位特性,相对应有线性相位的实现结构,如图3所示,利用DSP48E1中预加器实现乘法前的加法操作。对于脉动型 FIR滤波器的线性相位结构有很多注意点,其中预加器数据的配对,常规情况下,此例中应是x(n)和x(n-10)、x(n-1)和x(n-9)、 x(n-2)和x(n-8)、x(n-3)和x(n-7)、x(n-4)和x(n-6),而图3中结构,加入了延时11的移位寄存器,预加器配对的数据为 x(n-2)和n(n-12)、x(n-4)和x(n-12)、x(n-6)和x(n-12)、x(n-8)和x(n-12)、x(n-10)和x(n- 12),可以发现预加器配对数据中有一个数据始终是x(n-12),但是每一个配对数据的相对延时与常规情况下相同:10、8、6、4和2。

  因抽头系数对称,由h(0)=h(10),h(1)=h(9),h(2)=h(8),h(3)=h(7),h(4)=h(6)可得

  验证得到y(n)=yt(n-10),比普通脉动结构延时小,但是相比于其他结构的FIR滤波器延时还是较大的。

  在DSP in FPGA: FIR滤波器设计(一)、(二)中分别讲解了直接型、转置型和脉动型结构FIR滤波器的实现方法,这三种结构是FPGA实现中比较常用的方法,以下对这三种结构做一个比较:

  (2) 转置型:关键路径延时较小,时序易满足,但是输入数据扇出较大,不适用于阶数较高的滤波器实现

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